`
eimhee
  • 浏览: 2119700 次
  • 性别: Icon_minigender_1
  • 来自: 北京
社区版块
存档分类
最新评论

使用.cvsignore忽略某些文件

阅读更多

在工作目录中经常会有一些文件,但我们却不想将它们置于 cvs 控制之下。 比如那些编译源码产生的目标文件。通常在执行 `cvs update' 命令后, 会为每个不认识的文件打印一行信息(参阅 update output)。

cvs 有一个文件列表(或 sh(1) 文件名模板),将在执行 update, import 和 release 时忽略它们。 这个文件列表由以下方式构成。

  • 这个文件列表初始包括这样的文件名模板:用于 cvs 管理,或是其他的源码控制 系统的文件名称;补丁文件,目标文件,存档文件,和编辑备份文件的名称;以及一些 相关工具产生的文件的名称。当前,默认的忽略文件模板为:

                  RCS     SCCS    CVS     CVS.adm
                  RCSLOG  cvslog.*
                  tags    TAGS
                  .make.state     .nse_depinfo
                  *~      #*      .#*     ,*      _$*     *$
                  *.old   *.bak   *.BAK   *.orig  *.rej   .del-*
                  *.a     *.olb   *.o     *.obj   *.so    *.exe
                  *.Z     *.elc   *.ln
                  core
         
  • 如果每个源码库中有 $CVSROOT/CVSROOT/cvsignore 文件存在,它将附加 在这个列表中。
  • 如果每个用户的 home 目录中有 .cvsignore 文件,它将附加在这个列表中。
  • 环境变量 $CVSIGNORE 所指也将附加在这个列表中。
  • 任何 cvs 命令中的 `-I' 选项也附加在其中。
  • 当 cvs 遍历目录,目录中的 .cvsignore 将添加到该列表中。 .cvsignore 中的模板仅作用于包含此文件的目录,不影响其他子目录。

在以上所列的 5 个地方,使用惊叹号(`!')可以清除忽略列表。用于保存通常被 cvs 忽略的文件。

给 cvs import 命令指定 `-I !' 将导入所有文件,一般用于导入一些 来自原始出处或者认为源码里面没有多余文件的情况下。然而,检查上述规则,将会发现 美中不足之处;如果发行文件中包括.cvsignore,即使使用 `-I !', CVS 也会按照该模板的规则处理。唯有删除 .cvsignore 文件才能按照最初目的 导入文件。因为这是一个缺点,将来 `-I !' !' 可能会覆盖每个目录中的 .cvsignore

注意,忽略文件的语法中包含很多行,每行为空格分开的文件名列表。这造成没有一个简单 的方法用于包含空格的文件名,但我们可以用 foo?bar 来匹配 foo bar (当然它也能匹配 fooxbar)。还要注意当前不支持注释。

0
0
分享到:
评论

相关推荐

    dotfiles:设置和点文件

    Svilen的点文件 添加全局.gitignore ln -sf ~/dotfiles/.cvsignore ~/.cvsignore git config --global core.excludesFile ~/.cvsignore 使用GNU Stow创建应用程序符号链接 这是Vim的一个示例: stow -vSt ~ vim ...

    CVE-2019-0708-Poc.rar

    │ 使用说明.txt │ ├─docker │ entrypoint.sh │ setup.sh │ └─rdesktop-fork-bd6aa6acddf0ba640a49834807872f4cc0d0a773 │ .cvsignore │ asn.c │ bitmap.c │ bootstrap │ cache.c │ channels....

    基于jsp+servlet+mysql的javaweb健身房俱乐部系统

    包括系统管理后台和前端动态网页的设计搭建。系统管理后台提供给俱乐部员工使用,可以对俱乐部的课程、器材、房间等进行管理维护;前端网页主要提供给消费者使用,可以在线浏览课程、预约上课等。 技术栈:JavaScript,Mysql 数据库,JSP、tomcat、HTML、CSS。

    Tomcat安装配置基础详细教程讲解.docx

    tomcat安装及配置教程 Tomcat安装配置基础详细教程讲解.docx

    51单片机智能百叶窗项目

    51单片机智能百叶窗项目

    PHP课程网站络管理系统

    PHP课程网站络管理系统

    2023年上半年度TikTok行业白皮书电子版.zip

    2023年上半年度TikTok行业白皮书电子版.zip

    扩展卡尔曼滤波算法的python代码实现与解读.docx

    卡尔曼滤波算法 扩展卡尔曼滤波(Extended Kalman Filter, EKF)是卡尔曼滤波的一种扩展,用于解决非线性系统的状态估计问题。EKF通过局部线性化非线性函数来近似非线性系统的行为,从而应用标准的卡尔曼滤波算法。下面是一个简单的扩展卡尔曼滤波算法的Python实现示例,以及对其核心步骤的解读。 ### Python代码实现 ```python import numpy as np def ekf(x, P, measurement_func, measurement_jacobian, control_input=None, control_jacobian=None, measurement=None, R=None, Q=None): """ 扩展卡尔曼滤波算法实现 参数: x: 上一时刻的状态估计值,维度为(n,)的np.array P: 上一时刻的协方差矩阵,维度为(n,n)的np.array measurement_func: 非线性测量模型函数,输入状态输出测量值 measureme

    tomcat安装及配置教程

    tomcat安装及配置教程

    《2022_电商出海营销白皮书》.zip

    《2022_电商出海营销白皮书》.zip

    Python课设-学生信息管理系统

    Python课设-学生信息管理系统

    产品设计塑胶类螺丝柱设计标准,适合新手使用

    适合塑胶类产品设计:内容1:自攻螺丝塑胶孔设计,塑胶螺丝孔设计尺寸要求,十二种经典的螺栓防松设计,螺纹及螺纹连接件 ,螺丝柱设计,螺丝制作工艺及设计准则详述.,螺丝与塑胶柱的基本设计要求,螺丝设计选用规范,螺丝设计标准解析,螺丝孔设计标准,螺丝及塑胶螺丝柱的设计.,螺丝标准,螺丝柱设计,等

    QT实时数据曲线Plot

    1、QT界面布局学习 2、Custom Plot组件学习 3、Custom Plot组件示例 4、Custom Plot组件二次开发

    基于uni-app的垃圾分类精灵的设计与实现源码.zip

    提供的源码资源涵盖了安卓应用、小程序、Python应用和Java应用等多个领域,每个领域都包含了丰富的实例和项目。这些源码都是基于各自平台的最新技术和标准编写,确保了在对应环境下能够无缝运行。同时,源码中配备了详细的注释和文档,帮助用户快速理解代码结构和实现逻辑。 适用人群: 这些源码资源特别适合大学生群体。无论你是计算机相关专业的学生,还是对其他领域编程感兴趣的学生,这些资源都能为你提供宝贵的学习和实践机会。通过学习和运行这些源码,你可以掌握各平台开发的基础知识,提升编程能力和项目实战经验。 使用场景及目标: 在学习阶段,你可以利用这些源码资源进行课程实践、课外项目或毕业设计。通过分析和运行源码,你将深入了解各平台开发的技术细节和最佳实践,逐步培养起自己的项目开发和问题解决能力。此外,在求职或创业过程中,具备跨平台开发能力的大学生将更具竞争力。 其他说明: 为了确保源码资源的可运行性和易用性,特别注意了以下几点:首先,每份源码都提供了详细的运行环境和依赖说明,确保用户能够轻松搭建起开发环境;其次,源码中的注释和文档都非常完善,方便用户快速上手和理解代码;最后,我会定期更新这些源码资源,以适应各平台技术的最新发展和市场需求。

    TikTok直播运营分享1_20231126105338.zip

    TikTok直播运营分享1_20231126105338.zip

    CANON打印机清零软件合集

    目前为止几乎包含 Service Tool 工具的所有版本,支持CANON目前为止的所有型号

    FPGA Verilog PLL锁相环 FIFO同步 ip核调用 仿真工程

    FPGA Verilog PLL锁相环 FIFO同步 ip核调用 仿真工程 FPGA(Field-Programmable Gate Array)是一种可编程逻辑器件,允许用户根据设计需求配置其内部逻辑。在FPGA中,Verilog是一种硬件描述语言,用于编写数字电路的逻辑设计。PLL(Phase-Locked Loop)是FPGA中常用的一种频率合成技术,它通过锁定相位来同步不同信号源,常用于时钟管理和频率分频。 锁相环(PLL)在Verilog中实现通常包括电压控制振荡器(VCO)、分频器、鉴相器和低通滤波器等模块。PLL设计的关键在于调整这些模块参数,以达到所需的输出频率和相位关系。 FIFO(First-In-First-Out)是一种常用的存储结构,用于在不同时钟域之间传递数据,解决时钟域间的同步问题。在FPGA设计中,FIFO的Verilog实现会涉及到读写指针管理和深度控制,确保数据的正确存取。 在FPGA设计中,经常需要调用预定义的IP(Intellectual Property)核,如PLL和FIFO IP,这些核由供应商提供,经过验证,可以直接集成到设计中。

    《2023_TikTok_for_Business_社群电商爆品营销白皮书》.zip

    《2023_TikTok_for_Business_社群电商爆品营销白皮书》.zip

    高校思想政治理论课教师研究专项教学方法改革择优推广项目.doc

    高校思想政治理论课教师研究专项教学方法改革择优推广项目.doc

    《2023年度TikTok电商行业趋势白皮书》.zip

    《2023年度TikTok电商行业趋势白皮书》.zip

Global site tag (gtag.js) - Google Analytics