Makefile中的变量

Makefile中的变量
2010年03月25日
　　
Makefile中的变量
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　　在Makefile中，变量就是一个名字（像是C语言中的宏），代表一个文本字符串（变量的值）。在Makefile的目标、依赖、命令中引用一个变量的地方，变量会被它的值所取代（与C语言中宏引用的方式相同，因此其他版本的make也把变量称之为“宏”）。
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　　[b]当我们定义了一个变量之后，就可以在Makefile的很多地方使用这个变量。变量的引用方式是：使用“$（VARIABLE_NAME）”或者“${ VARIABLE_NAME }”来引用一个变量的定义。
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　　[b]美元符号“$”在Makefile中有特殊的含义，所有在命令或者文件名中使用“$”时需要用两个美元符号“$$”来表示。
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　　[b]对一个变量的引用可以在Makefile的任何上下文中，目标、依赖、命令、绝大多数指示符和新变量的赋值中。
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　　[b]变量引用的展开过程是严格的文本替换过程，就是说变量值的字符串被精确的展开在此变量被引用的地方。
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　　[b]Makefile中在对一些简单变量的应用，我们也可以不使用“（）”和“{}”来标记变量名，而直接使用“$x”的格式来实现，此种用法仅限于变量名为单字符的情况。另外自动化变量也使用这种格式。
　　两种变量定义（赋值）
　　变量的这两种不同的风格的区别在于：1. 定义方式；2. 展开时机。
　　一 递归展开式变量
　　这一类型的变量的定义是通过“=”或者使用指示符“define”定义的变量。
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　　[b]这种变量的引用，在引用的地方是严格的文本替换过程，此变量值的字符串原模原样的出现在引用它的地方。
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　　[b]如果此变量定义中存在对其他变量的引用，这些被引用的变量会在它被展开的同时被展开。就是说在变量定义时，变量值中对其他变量的引用不会被替换展开，而是，变量在引用它的地方进行替换展开的同时，它所引用的其它变量才会被替换展开。
　　看一个例子：
　　foo = $(bar)
　　bar = $(ugh)
　　ugh = Huh?
　　all:;echo $(foo)
　　执行“make”将会打印出“Huh?”。整个变量的替换过程时这样的：首先“$(foo)”被替换为“$(bar)”，接下来“$(bar)”被替换为“$(ugh)”，最后“$(ugh)”被替换为“Hug?”。整个替换的过程是在执行“echo $(foo)”是进行的。
　　其优点是： 这种类型变量的定义时，可以引用其它的之前没有定义的变量（可能在后续部分定义，或者是通过make的命令行选项传递的变量）。看一个这样的例子：
　　CFLAGS = $(include_dirs) -O
　　include_dirs = -Ifoo -Ibar
　　“CFLAGS”会在命令中被展开为“-Ifoo -Ibar -O”。我们可以看到在“CFLAGS”定义中使用到了之后定义的变量“include_dirs”。
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　　[b]其缺点是：
　　(1). 使用此风格的变量定义，可能会由于出现变量的递归定义而导致make陷入到无限的变量展开过程中，最终使make执行失败。
　　CFLAGS = $(CFLAGS) [b][/b]